From REuP Project

Diplomas

PhD – in 2005 on Technical University of Łódź and in 2006 on Technical University of Catalonia, "Efficient Methods Of Resource Management In Re-Programmable Systems"

Participation in Projects

1. Grant of the Polish Ministry for Higher Education and Research No. 3361/B/T02/2009/36 pt.: „Moduł dedykowanego klastra obliczeniowego realizującego algorytm Dynamicznej Cieczy Sieciowej” (title translation: “Module of Dedicated Cluster Implementing Dynamic Lattice Liquid Algorithm”, position: project head)
2. Project of VI FP EU: ” PERPLEXUS - Pervasive computing framework for modelling complex virtually-unbounded systems”, IST-2006-34632 (position: main contractor).
3. Grant of the Polish Ministry for Higher Education and Research No. 3 T08E 104 29 pt.: „Realizacja algorytmu dynamicznej cieczy sieciowej za pomocą dedykowanej, mikroprogramowalnej komórki liczącej” (title translation: “Implementation of Dynamic Lattice Liquid Algorithm by Means of Micro Programmable Computing Cell”, position: main contractor).
4. Grant of the State Committee for Scientific Research No. 8 T11B 016 19 pt.: „Algorytm dzielenia struktury opisanej w języku VHDL na dwie równoważne jej podstruktury” (title translation: “Partitioning Algorithm Splitting the System Described in VHDL into Two Equivalent Subsystems”, position: main contractor).
5. Grant of the State Committee for Scientific Research No. 4 T11B 004 24 pt.: „Wysokopoziomowy algorytm partycjonowania dedykowany układom dynamicznie rekonfigurowalnym z możliwością rekonfiguracji wielokontekstowej” (title translation: “High Level Partitioning Algorithm Dedicated to Dynamically Reconfigurable Devices Supporting Multi-Context Reconfiguration”, position: main contractor).
6. Projekt badawczy w ramach V Programu Ramowego UE pt.:”System for European Water Monitoring – SEWING”, IST-2000-28084 (wykonawca).
7. Project of V FP EU: „RECONF 2”, IST-2001-34016 (position: contractor).

Additional Courses and Trainings

1. REASON Summer School on FPGA-based and Re-configurable Systems, Ljubljana, August 11-15, 2003
2. Technical University of Catalunya, Barcelona, Spain, 29.08.2000 – 19.09.2000, Testing the Field Programmable System On Chip (FIPSOC)
3. Technical University of Catalunya, Barcelona, Spain, 8.03.1999 – 22.06.1999, Developing the partitioning algorithm dedicated to dynamically reconfigurable FPGAs

Awards

2005 – award of Faculty Council for PhD dissertation entitled: "Efficient Methods Of Resource Management In Re-Programmable Systems"

Scripts

KIEŁBIK R.: “ Efficient Methods Of Resource Management In Re-Programmable Systems”, Zeszyty Naukowe Politechniki Łódzkiej, Nr 979, Elektryka, z. 109, 2006, ss. 35-40, ISSN 0374-4817

Papers in national journals

POLANOWSKI P., JUNG J., KIEŁBIK R., NAPIERALSKI A., LICHY K.: "Od algorytmu dynamicznej cieczy sieciowej do dedykowanego komputera równoległego I", Przegląd Elektrotechniczny, ISSN 0033-2097, R. 84 NR 11/2008 (title translation: “From the Dynamic Lattice Liquid Algorithm to the Dedicated Parallel Computer”)

Papers on international conferences

1. JUNG J., POLANOWSKI P., PAKULA T., KIELBIK R., NAPIERALSKI A., ULANSKI J., „Hardware implementation of Dynamic Lattice Liquid model as a way of investigation of very complex molecular systems”, Proceedings of the 6th Hellenic Conference on Polymers, Patras, Greece, November 2006, pp. 285-286
2. KAFKA L., KIEŁBIK R., MATOUSEK R., MORENO J.M., “VPart: An Automatic Partitioning Tool for Dynamic Reconfiguration”, Proceedings of the International Symposium on Field-Programmable Gate Arrays (FPGA’2005), pp. 263, Monterey, California, USA, February 2005, ISBN 1-59593-029-9
3. KIEŁBIK R., MORENO J.M., NAPIERALSKI A., JABŁOŃSKI G., SZYMAŃSKI T.: “High-Level Partitioning of Digital Systems Based on Reconfigurable Devices”, 12th International Conference, FPL 2002, Montpellier, France, September 2-4, pp.271-280, (Springer) (IST – 2001-34016-RECONF2)
4. KLEPACZKO A., NAPIERALSKI A., KIEŁBIK R., MORENO J.M., CABESTANY J.: „Hardware Implementation of Programmable Multi-Layer Perceptron Structure on The Triscent System-on-Chip Devices”, Proceedings of the 9th International Conference “Mixed Design of Integrated Circuits and Systems” MIXDES’2002, Wrocław, Poland 20-22 June 2002, pp. 297-302 (SEWING, Dz.St.1/02)
5. SZYMAŃSKI T., KIEŁBIK R., NAPIERALSKI A.: “Architecture of reprogrammable processor specified for video processing”, Proceedings of the VI-th International Conference CADSM 2001, The Experience of Designing and Application of CAD Systems in Microelectronics, 12-17 February 2001, Lviv-Slavsko,Ukraine, pp.47-48, A4 (Grant 8T11B 021 19)
6. SZYMAŃSKI T., KIEŁBIK R., NAPIERALSKI A.: “SDRAM controller for real time digital image processing systems”, Proceedings of the VI-th International Conference CADSM 2001, The Experience of Designing and Application of CAD Systems in Microelectronics, 12-17 February 2001, Lviv-Slavsko,Ukraine, pp.72-75, A4 (Grant 8T11B 036 18)
7. SZYMAŃSKI T., KIEŁBIK R., NAPIERALSKI A.: “In-system reconfiguring and I2C controlling of FPGA based applications”, Proceedings of the VI-th International Conference CADSM 2001, The Experience of Designing and Application of CAD Systems in Microelectronics, 12-17 February 2001, Lviv-Slavsko,Ukraine, pp.230-231, A4 (Grant 8T11B 021 19)
8. RADECKI A, GOSŁAWSKI R., MORENO J.M. , NAPIERALSKI A., KIELBIK R., “Development of a Remote Simulation Environment Based on FIPSOC Programmable Devices”, 8th International Conference Mixed Design of Integrated Circuits and Systems MIXDES'2001, June 21-23, 2001, Zakopane, Poland, pp.329-332, A4 (Grant 8T11B 021 19 oraz K-25/1/2001-Dz.St.)
9. GOSŁAWSKI R., RADECKI A, MORENO J.M. , NAPIERALSKI A., KIELBIK R. , SZYMAŃSKI T.: “Design of Distributed Arithmetic FIR Modules for the FIPSOC Programmable Devices”, 8th International Conference Mixed Design of Integrated Circuits and Systems MIXDES'2001, June 21-23, 2001, Zakopane, Poland, pp.483-486, A4 (Grant 8T11B 021 19 oraz K-25/1/2001-Dz.St.)
10. MORENO J.M., NAPIERALSKI A., KIEŁBIK R., LACADENA I., INSENSER J.M.: “FIPSOC – New Concept of Programmable Devices”, 3rd DDECS Workshop Smolenice castle, Slovakia, April 5-7, 2000, pp. 154-160.
11. KIEŁBIK R., MORENO J.M., NAPIERALSKI A., SZYMAŃSKI T,: “High-Level Partitoning for Dynamically Reconfigurable Logic”, In Proceeding 7th international workshop conference: " Mixed Design of Integrated Circuit and Systems", MIXDES'2000, Gdynia, Poland, 15-17 June 2000, pp. 171-174, A4.
12. MORENO J.M., MADRENAS J., CABESTANY J., CANTO E., KIEŁBIK R., FAURA J., INSENSER J.M.: „Realization of Self-Repairing and Evolvable Hardware Structures by Means of Implicit Self-Configuration”, The First NASA/DoD Workshop on Evolvable Hardware, July 19-21,1999, Pasadena, California, pp.182-187,

Papers on national conferences

1. JUNG J., POLANOWSKI P., KIEŁBIK R.: „Special Purpose Parallel Supercomputer Based on the Dynamic Lattice Liquid Model”, Konferencja Użytkowników Komputerów Dużej Mocy, Zakopane 12-13 marca 2009, ss. 24-27
2. POLANOWSKI P., JUNG J., KIEŁBIK R., PAKUŁA T.: „Model dynamicznej cieczy sieciowej jako podstawa realizacji efektywnego procesora do symulacji złożonych układów molekularnych”, XV Ogólnopolska Konferencja Kryształy Molekularne 2006, Łódź – Smardzewice, 19-23 września 2006 r., ss. 113-114 (title translation: “Model of Dynamic Lattice Liquid as a Base of Efficient Processor for Simulation of Complex Molecular Systems”)
3. KIEŁBIK R., SZYMAŃSKI T., NAPIERALSKI A.: “Rozmieszczanie przerzutników w procesie partycjonowania pod kątem układów dynamicznie rekonfigurowalnych”, IX Krajowa Konferencja Naukowa Reprogramowalne Układy Cyfrowe RUC’2006, Szczecin 18-19 maja 2006 r., Miesięcznik Naukowo-Techniczny “Pomiary Automatyka Kontrola” ISSN 0032-4110, ss. 46-48, A4 (title translation: “Flip-flop Distribution During the Partitioning for Dynamically Reconfigurable Devices”)
4. SZYMAŃSKI T., KIEŁBIK R.: “Realizacja sprzętowa kwantowej bramki fazowej”, IX Krajowa Konferencja Naukowa Reprogramowalne Układy Cyfrowe RUC’2006, Szczecin 18-19 maja 2006 r., Miesięcznik Naukowo-Techniczny “Pomiary Automatyka Kontrola” ISSN 0032-4110, ss. 26-28, A4 (title translation: “Hardware Implementation of Quantum Phase Gate”)
5. KIEŁBIK R., NAPIERALSKI A., JABŁOŃSKI G., SZYMAŃSKI T., MORENO J.M.: "Algorytm dzielenia struktury opisanej w języku VHDL na dwie równoważne jej podstruktury", V Krajowa Konferencja Naukowa RUC'2002 nt.: Reprogramowalne Układy Cyfrowe, Szczecin 9-10 maja 2002r. ss.51-58. A5, (title translation: “Partitioning Algorithm Splitting the System Described in VHDL into Two Equivalent Subsystems”)
6. SZYMAŃSKI T., KIEŁBIK R., NAPIERALSKI A.: "Detekcja krawędzi w obrazach ruchomych czasu rzeczywistego w oparciu o system rekonfigurowalny", V Krajowa Konferencja Naukowa RUC'2002 nt.: Reprogramowalne Układy Cyfrowe, Szczecin 9-10 maja 2002r. ss.147-153, A5 (title translation: “Real Time Edge Detection Based on Reconfigurable System”)